NVIDIA Echelon晶片的核心示意圖及架構圖曝光

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　　日前國內IT網站PCINLIFE論壇管理員Edison曝光了多張NVIDIA用於展示的幻燈片，內容為NVIDIA ExaScale計畫主要產品Echelon晶片的核心示意圖及架構圖等。

　　從圖上可以看出，Echelon晶片內部擁有64個命名為“NoC(Network on Chip)”的SM模組，每個模組擁有4組SM單元，每組SM單元中擁有8個類似於CUDA Core的SM Lane單元，並通過內部界面與L2快取及其它SM單元相互連接，另外在晶片中間還有8個LOC(Latency Processor)單元，預計晶片面積為290平方毫米，採用10nm工藝打造。

稍早公佈的Echelon架構圖

　　實際上，稍早NVIDIA亦曾經公佈過Echelon架構圖，當時稱該晶片的雙精度運算能力為20TFLOPS，不過在日前曝光的資料中就下降至16TFLOPS。對此Edison稱，最新的參數可能是沒有算入CPU的運算能力。